Verilog HDL数字设计与建模

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200	1_	■aVerilog HDL数字设计与建模■d= Verilog HDL digital design and model+......
210	__	■a北京■c电子工业出版社■d2011.08
215	__	■a15, 579页■c图■d26cm
225	2_	■a国外电子与通信教材系列■Aguo wai dian zi yu tong xin jiao cai xi lie
306	__	■a由Talor & Francis Group, LLC授权
314	__	■a责任者规范汉译姓: 卡瓦纳
410	_0	■12001■a国外电子与通信教材系列
461	_0	■12001■a国外电子与通信教材系列
606	0_	■a硬件描述语言■j教材■x程序设计■Aying jian miao shu yu yan
610	0_	■aVHDL语言■AVHDL yu yan
690	__	■aTP312VH■v4
701	_1	■a卡瓦纳■g(Cavanagh, Joseph)■4著■Aka wa na
702	_0	■a李林■4译■Ali lin
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702	_0	■a黄乐天■4译■Ahuang yue tian
801	_0	■aCN■bRENTIAN■c20110831
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